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1. CPU

CPU는 ALU, Register, Control Unit, 내부 PCU 버스로 구성되어 있다.

- ALU(연산장치): 각종 산술 연산, 논리 연산을 수행하는 회로 (+, -, AND, OR ...)

- Register: CPU 내부의 소규모 데이터를 일시적으로 기억해두는 영역 (기억 장치 중 가장 빠른 Access 속도)

- Control Unit: 명령어를 해석하고 실행하기 위한 제어 신호들을 발생

- 내부 CPU 버스: ALU와 Register 간의 데이터 이동을 위한 경로

 

cf) Register의 종류

- PC: Program Count, 다음에 수행할 명령어가 저장된 주기억장치의 위치 지정

- MAR: Memory Address Register, 주기억장치에 접근하기 위한 주기억장치의 위치 기억

- MBR: Memory Buffer Register, 주기억장치에 I/O할 data 기억

- IR: Instruction Register, 주기억장치에서 인출한 명령코드 기억

 

cf) Bus - 시스템에 많은 장치를 공유하여 데이터, 주소, 제어 정보를 전달하는 전송 라인

 

CPU의 Instruction Cycle은 fetch, indirect, execution, interrupt로 구성되어 있다.

- Intstruction Cycle: 하나의 명령어 실행이 끝난 후, 다음 명령어의 수행이 끝날때까지 걸리는 시간

- 인출(Instruction Fetch): memory에서 data를 load하여 CPU에 있는 register에 적재하는 과정

- 간접(Indirect): memory를 참조할 떄 간접주소 방식을 사용하는 경우에 실행

- 실행(Execution): 명령과 데이터로 CPU가 산술, 논리 연산을 수행

- Interrupt: 예상치 못한 문제가 발생하더라도 업무 처리가 계속될 수 있도록 하는 기능 (H/W Interrupt, S/W Interrupt로 나뉨)

 

 

2. Memory

Memory Hierarchy란 계층적 구성으로 Access 속도는 높이고 가성비를 유지하는 아키텍처를 말한다.

고속의 CPU와 저속의 Hard Disk 사이에 캐시와 주기억장치 배치

Cache Memory: CPU와 Main Memory의 속도 차이를 극복하기 위해 사이에 존재하는 고속의 버퍼 메모리

 

cf) Cache Memory Mapping

- 직접 사상(Direct Mapping)

- 연관 사상(Associate Mapping)

- 집합 연관 사상(Set Associate Mapping)

 

cf) Cache Memory Replacement Algorithm

- Random: 교체될 page를 임의 선정

- FIFO: First In First Out, Cache 내 오래된 page 교체
- LFU: Least Frequently Used, 사용 횟수가 가장 적은 page 교체

- LRU: Least Recently Used, 가장 오랫동안 사용되지 않은 page 교체

- Optimal: 향후 가장 참조되지 않을 page 교체

- NUR: Not Used Recently, 참조 비트와 수정비트를 이용하여 미사용 page 교체(최근 사용되지 않은 page 교체)

- SCR: Second Chance Replacement, 최초 참조 비트를 1로 세팅하여 1인경우 0으로 세팅, 0인 경우 교체

 

Virtual Memory: Main Memory의 용량 문제를 해결하기 위해 보조기억장치(Hard Disk 등)를 Main Memory처럼 사용

 

cf) page / segment

- page: 가상 기억 장치 상에서 동일한 크기의 최소 논리 분할 단위로 나눈 것

- segment: 사용자 주소 공간을 용도별로 논리적 단위로 나눈 것

 

 

DMA: CPU의 개입 없이 I/O 장치와 기억장치 사이의 데이터를 전송하는 접근 방식

 

 

 

 


# 참고

해당 글은 '이기적 정보보안기사 필기 1권 이론서'을 읽으며 필요한 부분만 정리한 내용입니다.

 

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